最近，多核心系统单晶片(SoC)元件的出现重新划分了硅元件、电路板和子系统之间的界线。这种趋势导致晶片-晶片和电路板-电路板的互连要求发生了重大变化。那么，现有标淮已淮备好应对这一变革了吗？

1970年代，由于微处理器的问世，利用分离式处理器、记忆体控制器和I/O介面元件，在单一电路板上就可以建构简单的运算系统。由板级汇流排来连接这些元件，而当需要更高性能时，便将多块电路板组装在一起，利用系统级汇流排透过背板提供卡间通讯。

 

这些电路板和系统互连协议都是专用的。但随后，专用协议逐渐让位于标淮化协议，如以太网络、PCI Express或RapidIO协议。

 

与此同时，积体电路技术遵循摩尔定律，其包含电晶体的数目和速度不断增加。这些趋势大幅推动了处理器性能的提升。

 

迄今已有数代硅元件充分利用了这一良性周期。不幸的是，单核心处理器的性能提高速度已开始趋于下滑。造成这种下滑的最重要因素一直是功耗。电晶体越小，开关速度越快。电晶体尺寸的缩小使泄漏增加，导致静态功耗的增大。同时，随着电晶体开关速度的加速，动态功耗也在增加。

 

这种不断上升的功耗凸显了目前硅制程技术存在的几个现实问题。首先，单处理器的性能受功率和系统功耗限制。其次，电晶体预算持续增加，而可获得的时脉速率却不然。

 

随着电晶体预算的持续增加，业界已迅速转向具有多个处理器核心的元件。这些元件还整合记忆体控制器、应用加速器和I/O介面的元件，形成多核心SoC。多核心元件可望大幅提高系统性能。

 

SoC元件的问市模糊了单一元件及完整系统架构之间的界线。曾经在一个完整的运算系统中，需要用到一块电路板，而现在只需要单颗元件，就能将多个系统囊括在内。

 

向SoC元件的转换改变了SoC和其他元件及网路之间的互连要求。电路板和系统级互连最初基于汇流排共用，而且和以往的处理器一样，采用一种类似的方式来满足对更高互连性能的要求：增加时脉速率，加宽汇流排频宽。然而，蹈处理器之覆辙，最后同样因实体效应的影响，汇流排上的元件数目不得不减少，因而催生出了汇流排分割、分层化拓扑和最终的点对点开关网路。

 

嵌入式系统通常划分为三种子系统：控制面、资料面和系统管理。当系统只包含一个运算系统时，系统级的通讯串流数目很有限。这是幸运的，因为按照定义，基于汇流排的互连只能容纳一个通讯串流。

 

图1：当系统只包含一个运算系统时，系统级的通讯串流数目很有限。在多核心SoC中，由于每个核心分别处理各自的通讯串流，有可能实现每晶片多个通讯串流。

 

QoS考量

过去，为了提高系统性能，每一个功能采用一个专用处理器。随着多个并行通讯通讯串流的出现，这种做法导致服务品质(QoS)问题急剧增加。为了最佳化频宽并防止各个通讯串流之间产生干扰，在许多情况下都使用了三种单独的互连。在这些系统中，每一个处理器执行一个功能，并分别负责单一或最多很少几个通讯串流。

 

然而，多核心SoC的问世使这种局面大为改观。由于每个核心均可分别处理各自的通讯串流，故有可能在每颗晶片上实现多个通讯串流。

 

平行地执行现有程式码，在单颗多核心SoC上实现控制、资料和管理面功能融合的这一近期目标，预计将作为多核心架构的权宜之计。这种方法可在一个四核心元件上产生至少三个以上的通讯串流。长远来看，软件将支援多核心，并回复到运用众多核心执行离散资料或控制面板功能。在任一种情况下，不论何处采用多核心SoC都将出现多个通讯串流。随着使用8、16甚至更多核心的下一代SoC问世，未来2-4年间，单颗元件所能支援的通讯串流数目将大幅增加。

 

目前的互连支援多个通讯串流吗？答案是肯定的。透过在单一互连传输之前进行多工，可支援任何数目的通讯串流。但仍存在两大挑战：在目的节点如何对通讯串流进行多工分离，如何赋予每一个通讯串流独特的服务参数，如保证频宽和平均或最坏延迟？

 

要解决这些问题，协议需要具备好几个功能。首先，这个协议必须能够对各个通讯串流进行差异化。换言之，应该能够检查缆线上的资料封包，并决定其属于哪一个通讯串流？其次，当资料封包透过互连传输时，必须能够执行服务参数。这一点可透过控制仲裁和流量控制来实现。例如，稳健的SoC需要多个通讯流量控制机制，以限制互连上的一系列拥塞事件。这些机制可能包括链路到链路、端到端和进/出流量管理。

 

嵌入式系统中应用最广泛的互连也许是以太网络。以太网络的可扩展性已在多年服务中得到了充分的证实。基本的Layer 2以太网络讯框只支援资料报类型(datagram-style)的处理，而且没有已定义的流量差异化头栏位。但之后，从Layer 2的VLAN标签到更广泛的Layer 3 IP报头中的‘5 Tuples(五元组)’，各种流量差异化方法被放在最高层。其中，‘五元组’方案可支援数百万个通讯串流。

 

不幸的是，对以太网络而言，QoS已证实是一个更大的挑战。这是因为只有一个有限的链路级PAUSE-讯框协议可被采用，而缺乏广获采纳的流量控制机制所致。在链路级之外，有少数可解决此一问题的解决方案正在获得更多支持，其中包括在Layer 2采用VLAN优先顺序标签(802.1Q)，或在Layer 2和Layer 3之间采用MPLS报头。流量管理也是常用方法。通常，在封闭式嵌入式系统中仅能发现一部份的这类方案；针对以太网络，目前尚未有特定的完整与一贯性的方法。

 

另一个问题的出现，是由于大部份在以太网络上分层的方案往往采用软件来实现。由于硬体支援较少，可获得的QoS参数受通讯串流通过软件堆迭时产生的延迟和延迟抖动所限制。

 

1999年定义的RapidIO互连规格代表了一种更先进的系统互连方案。在该规格的开发过程中，QoS曾是一个重要考虑事项，包含了好几种流量控制机制，如重试(retry)和基于信用(credit-based)的链路级流量控制、端到端XON/XOFF和流量控制协议。

 

在嵌入式系统中广获采用的另一种互连技术是PCI Express (PCIe)。PCIe最初瞄淮PC和服务器市场，支援配置、事件消息发送和读写处理。这种技术在系统级的QoS支援很有限。在per-VC basis上有稳健的基于信用的链路级流量控制，足以实现点对点通讯。

 

在实际应用中，以太网络可以实现稳健的流量差异化，但缺乏稳健的QoS特性。大多数PCIe实现方案都没有流量差异化能力。PCIe的流量控制有限，似乎是针对未来多核心元件淮备最不足的元件。三者中RapidIO潜力最大，因为它支援三个具有优先顺序之通讯串流上的数百万个差异化流量，并支援稳健的QoS特性。

 

幸运的是，许多新兴的多核心SoC都支援多个外部互连协议。如飞思卡尔的8核心QorIQ P4080就可针对此处提到的所有协议进行配置。